Внесок користувача Verif17
Користувач здійснив 7 редагувань. Обліковий запис створено 15 грудня 2017.
8 січня 2018
- 13:3213:32, 8 січня 2018 різн. історія +55 Верифікація VHDL моделей Немає опису редагування Мітка: Візуальний редактор
25 грудня 2017
- 16:4316:43, 25 грудня 2017 різн. історія +172 Верифікація VHDL моделей →Структура тестового стенду Мітка: Візуальний редактор
- 16:3416:34, 25 грудня 2017 різн. історія +125 Верифікація VHDL моделей Немає опису редагування Мітка: Візуальний редактор
- 16:3316:33, 25 грудня 2017 різн. історія −187 Верифікація VHDL моделей Немає опису редагування Мітка: Візуальний редактор
- 16:3316:33, 25 грудня 2017 різн. історія +7498 Верифікація VHDL моделей Немає опису редагування Мітка: Візуальний редактор
- 16:2716:27, 25 грудня 2017 різн. історія +1223 Верифікація VHDL моделей Немає опису редагування Мітка: Візуальний редактор
15 грудня 2017
- 10:4710:47, 15 грудня 2017 різн. історія +80 Н Верифікація VHDL моделей Створена сторінка: {{Редагую}} Функціональне моделювання Testbench Мітки: перше редагування Візуальний редактор
 |
Verif17: Підсторінки · Дата реєстрації ·
Права · SUL(Мета) |