Active-HDL
Active-HDL — середовище розробки, моделювання та верифікації проєктів для програмованих логічних інтегральних схем, розроблене фірмою Aldec[1]. Перша версія програмного забезпечення вийшла в 1997 році.
Програма дозволяє створювати описи пристроїв за допомогою мов опису апаратури, а також за допомогою структурних схем. Спочатку програма підтримувала тільки мову VHDL, але з часом додалася підтримка мов Verilog і SystemC[2].
Програма також дозволяє створювати графічні моделі кінцевих автоматів[3] та конвертувати HDL опис в графічні структурні схеми і назад.
Програма забезпечена потужним ядром моделювання. Підтримується спільна робота з програмами MATLAB і Simulink[4].
- ↑ FPGA Design Creation and Simulation. Архів оригіналу за 21 березня 2016. Процитовано 25 березня 2016.
- ↑ FPGA World News & file = article & sid = 131 Aldec releases Active-HDL 6.3 with integrated SystemC[недоступне посилання з вересня 2019]
- ↑ Aldec.com State Machine Editor Overview [Архівовано 14 червня 2010 у Wayback Machine.]
- ↑ EMA Design Solutions Aldec Active HDL [Архівовано 6 січня 2011 у Wayback Machine.]